設(shè)計(jì)一個(gè)觸發(fā)器。

同步D觸發(fā)器的程序如下，補(bǔ)全程序。

設(shè)計(jì)一個(gè)D觸發(fā)器。

設(shè)計(jì)一個(gè)3‐8譯碼器。

編寫一個(gè)帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號(hào)如下圖所示。

觸發(fā)器設(shè)計(jì)程序如下，補(bǔ)全程序。

編寫一個(gè)4位的全加器。（輸入兩個(gè)加數(shù)a、b；和sum；進(jìn)位輸入cin；進(jìn)位輸出cout）。

設(shè)計(jì)一奇偶校驗(yàn)位生成電路，輸入八位總線信號(hào)bus，輸出及校驗(yàn)位odd，偶校驗(yàn)位even。

設(shè)計(jì)一個(gè)8‐3編碼器。

設(shè)計(jì)一個(gè)有清零、使能、裝載功能的四位十進(jìn)制減1計(jì)數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級(jí)為清零>裝載>使能。