問(wèn)答題設(shè)計(jì)一個(gè)D觸發(fā)器。
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1.問(wèn)答題設(shè)計(jì)一個(gè)電平敏感型鎖存器。
2.問(wèn)答題設(shè)計(jì)一個(gè)移位寄存器。
3.問(wèn)答題利用verilogHDL語(yǔ)言描述單向總線(xiàn)緩沖器。
4.問(wèn)答題利用verilogHDL語(yǔ)言描述1位半加器。
5.問(wèn)答題利用verilogHDL語(yǔ)言描述二輸入與非門(mén)。
最新試題
設(shè)計(jì)一個(gè)8‐3編碼器。
題型：?jiǎn)柎痤}
利用賦值語(yǔ)句設(shè)計(jì)組合邏輯的3‐8譯碼器設(shè)計(jì)程序如下，補(bǔ)全程序。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)有清零、使能、裝載功能的四位十進(jìn)制減1計(jì)數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級(jí)為清零>裝載>使能。
題型：?jiǎn)柎痤}
編寫(xiě)一個(gè)4位的全加器。（輸入兩個(gè)加數(shù)a、b；和sum；進(jìn)位輸入cin；進(jìn)位輸出cout）。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)同步清零D觸發(fā)器。
題型：?jiǎn)柎痤}
請(qǐng)根據(jù)所學(xué)知識(shí)，用verilog-HDL硬件描述語(yǔ)言設(shè)計(jì)一個(gè)8-3線(xiàn)編碼器，真值表如下圖。其中：輸入8個(gè)互斥的信號(hào)，輸出3位二進(jìn)制代碼。
題型：?jiǎn)柎痤}
四位全加器程序如下，補(bǔ)全程序。
題型：?jiǎn)柎痤}
如下圖，并根據(jù)時(shí)間狀態(tài)圖把程序補(bǔ)充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)8位計(jì)數(shù)器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)觸發(fā)器。
題型：?jiǎn)柎痤}