8-3編碼器的真值表如下表所示，完成整個程序的編寫。

利用Verilog代碼設計4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進位cin.輸出信號：和數(shù)s[3：0]；進位co。

設計一個四位全加器。

設計一帶異步復位端、異步置數(shù)段（低電平有效）的四位加法計數(shù)器，時鐘clk上升沿有效），復位信號clr，置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。

設計一個異步清零D觸發(fā)器。

補充完整下面D觸發(fā)器的程序代碼。

使用verilog設計一個七段數(shù)碼管譯碼器。

設計一個帶使能的3-8譯碼器，使能信號en為高電平時真值表如下。

設計一個同步清零D觸發(fā)器。

編寫一個2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。