設(shè)計一個異步清零D觸發(fā)器。

利用賦值語句設(shè)計組合邏輯的3‐8譯碼器設(shè)計程序如下，補全程序。

利用Verilog代碼設(shè)計4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進位cin.輸出信號：和數(shù)s[3：0]；進位co。

請根據(jù)所學知識，用verilog-HDL硬件描述語言設(shè)計一個8-3線編碼器，真值表如下圖。其中：輸入8個互斥的信號，輸出3位二進制代碼。

如下圖，并根據(jù)時間狀態(tài)圖把程序補充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。

補充完整下面D觸發(fā)器的程序代碼。

設(shè)計一個順序脈沖。

編寫一個帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。

設(shè)計一個4位計數(shù)器。

利用verilog語言設(shè)計一個1/2分頻器。