問(wèn)答題設(shè)計(jì)一款數(shù)據(jù)選擇器（輸入端分別是D0——D7，輸出端為Y）。

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設(shè)計(jì)一個(gè)4位計(jì)數(shù)器。

題型：?jiǎn)柎痤}

設(shè)計(jì)一個(gè)帶復(fù)位端且對(duì)輸入時(shí)鐘clk進(jìn)行二分頻模塊，設(shè)計(jì)要求：復(fù)位信號(hào)為同步、高電平有效，時(shí)鐘的下降沿觸發(fā)。

題型：?jiǎn)柎痤}

設(shè)計(jì)一個(gè)8位計(jì)數(shù)器。

題型：?jiǎn)柎痤}

利用Verilog語(yǔ)言設(shè)計(jì)一位半加法器。輸入信號(hào)：被加數(shù)a；加數(shù)b；輸出信號(hào)：和數(shù)sum；進(jìn)位count。

題型：?jiǎn)柎痤}

用Veriog描述帶清零端的4位寄存器。

題型：?jiǎn)柎痤}

數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過(guò)程中，能夠根據(jù)需要將其中任意一路選出來(lái)的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫(xiě)Verilog代碼。

題型：?jiǎn)柎痤}

利用賦值語(yǔ)句設(shè)計(jì)組合邏輯的3‐8譯碼器設(shè)計(jì)程序如下，補(bǔ)全程序。

題型：?jiǎn)柎痤}

觸發(fā)器設(shè)計(jì)程序如下，補(bǔ)全程序。

題型：?jiǎn)柎痤}

設(shè)計(jì)一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計(jì)數(shù)器，時(shí)鐘clk上升沿有效），復(fù)位信號(hào)clr，置數(shù)信號(hào)load、輸入數(shù)據(jù)data、輸出qout。

題型：?jiǎn)柎痤}

使用case語(yǔ)句實(shí)現(xiàn)四選一多路選擇器。

題型：?jiǎn)柎痤}