使用Verilog語言設計一個脈沖發(fā)生器。

補充完整下面D觸發(fā)器的程序代碼。

利用Verilog語言設計一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進位count。

編寫一個2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。

使用case語句實現(xiàn)四選一多路選擇器。

數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。

設計一個8‐3編碼器。

設計一個同步清零D觸發(fā)器。

設計一個4位計數(shù)器。

8-3編碼器的真值表如下表所示，完成整個程序的編寫。