設(shè)計一個8位計數(shù)器。

設(shè)計一個同步清零D觸發(fā)器。

使用verilog設(shè)計一個七段數(shù)碼管譯碼器。

用Veriog描述帶清零端的4位寄存器。

補(bǔ)充完整下面D觸發(fā)器的程序代碼。

設(shè)計一個異步清零D觸發(fā)器。

半加器的程序如下，補(bǔ)全程序。

如下圖，并根據(jù)時間狀態(tài)圖把程序補(bǔ)充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。

觸發(fā)器設(shè)計程序如下，補(bǔ)全程序。

數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。