數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。

用Veriog描述帶清零端的4位寄存器。

四位全加器程序如下，補全程序。

請根據(jù)所學知識，用verilog-HDL硬件描述語言設計一個8-3線編碼器，真值表如下圖。其中：輸入8個互斥的信號，輸出3位二進制代碼。

利用賦值語句設計組合邏輯的3‐8譯碼器設計程序如下，補全程序。

使用case語句實現(xiàn)四選一多路選擇器。

設計一帶異步復位端、異步置數(shù)段（低電平有效）的四位加法計數(shù)器，時鐘clk上升沿有效），復位信號clr，置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。

半加器的程序如下，補全程序。

利用verilog語言設計一個1/2分頻器。

設計一個順序脈沖。