問(wèn)答題設(shè)計(jì)一個(gè)有清零、使能、裝載功能的四位十進(jìn)制減1計(jì)數(shù)器。清零低有效,使能、裝載高有效。功能優(yōu)先級(jí)為清零>裝載>使能。
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半加器的程序如下,補(bǔ)全程序。
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利用Verilog語(yǔ)言設(shè)計(jì)一位半加法器。輸入信號(hào):被加數(shù)a;加數(shù)b;輸出信號(hào):和數(shù)sum;進(jìn)位count。
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四位全加器程序如下,補(bǔ)全程序。
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設(shè)計(jì)一個(gè)3‐8譯碼器。
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請(qǐng)根據(jù)所學(xué)知識(shí),用verilog-HDL硬件描述語(yǔ)言設(shè)計(jì)一個(gè)8-3線(xiàn)編碼器,真值表如下圖。其中:輸入8個(gè)互斥的信號(hào),輸出3位二進(jìn)制代碼。
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