編寫一個2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。

四位全加器程序如下，補全程序。

觸發(fā)器設計程序如下，補全程序。

利用Verilog語言設計一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進位count。

設計一個順序脈沖。

8-3編碼器的真值表如下表所示，完成整個程序的編寫。

數(shù)據選擇器是在多路數(shù)據傳送過程中，能夠根據需要將其中任意一路選出來的電路。根據下表（8選1數(shù)據選擇器的真值表）編寫Verilog代碼。

設計一個帶使能的3-8譯碼器，使能信號en為高電平時真值表如下。

設計一帶異步復位端、異步置數(shù)段（低電平有效）的四位加法計數(shù)器，時鐘clk上升沿有效），復位信號clr，置數(shù)信號load、輸入數(shù)據data、輸出qout。

設計一個3‐8譯碼器。