設計一個同步清零D觸發(fā)器。

數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。

利用verilog語言設計一個1/2分頻器。

編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進位輸入cin；進位輸出cout）。

設計一個4位計數(shù)器。

使用Verilog語言設計一個脈沖發(fā)生器。

補充完整下面D觸發(fā)器的程序代碼。

利用賦值語句設計組合邏輯的3‐8譯碼器設計程序如下，補全程序。

設計一個帶復位端且對輸入時鐘clk進行二分頻模塊，設計要求：復位信號為同步、高電平有效，時鐘的下降沿觸發(fā)。

設計一奇偶校驗位生成電路，輸入八位總線信號bus，輸出及校驗位odd，偶校驗位even。