設(shè)計(jì)一個(gè)帶使能的3-8譯碼器，使能信號(hào)en為高電平時(shí)真值表如下。

利用Verilog代碼設(shè)計(jì)4位全加器。輸入信號(hào)：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進(jìn)位cin.輸出信號(hào)：和數(shù)s[3：0]；進(jìn)位co。

設(shè)計(jì)一個(gè)3‐8譯碼器。

使用Verilog語(yǔ)言設(shè)計(jì)一個(gè)脈沖發(fā)生器。

編寫一個(gè)2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。

設(shè)計(jì)一個(gè)8位計(jì)數(shù)器。

設(shè)計(jì)一個(gè)四位全加器。

設(shè)計(jì)一個(gè)異步清零D觸發(fā)器。

設(shè)計(jì)一奇偶校驗(yàn)位生成電路，輸入八位總線信號(hào)bus，輸出及校驗(yàn)位odd，偶校驗(yàn)位even。

8-3編碼器的真值表如下表所示，完成整個(gè)程序的編寫。