使用case語句實現(xiàn)四選一多路選擇器。

半加器的程序如下，補全程序。

觸發(fā)器設(shè)計程序如下，補全程序。

用Veriog描述帶清零端的4位寄存器。

設(shè)計一個帶使能的3-8譯碼器，使能信號en為高電平時真值表如下。

設(shè)計一個順序脈沖。

使用Verilog語言設(shè)計一個脈沖發(fā)生器。

設(shè)計一個異步清零D觸發(fā)器。

如下圖，并根據(jù)時間狀態(tài)圖把程序補充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。

設(shè)計一個帶復(fù)位端且對輸入時鐘clk進行二分頻模塊，設(shè)計要求：復(fù)位信號為同步、高電平有效，時鐘的下降沿觸發(fā)。