補(bǔ)充完整下面D觸發(fā)器的程序代碼。

觸發(fā)器設(shè)計(jì)程序如下，補(bǔ)全程序。

設(shè)計(jì)一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計(jì)數(shù)器，時(shí)鐘clk上升沿有效），復(fù)位信號(hào)clr，置數(shù)信號(hào)load、輸入數(shù)據(jù)data、輸出qout。

設(shè)計(jì)一個(gè)8‐3編碼器。

用Veriog描述帶清零端的4位寄存器。

四位全加器程序如下，補(bǔ)全程序。

使用verilog設(shè)計(jì)一個(gè)七段數(shù)碼管譯碼器。

利用賦值語句設(shè)計(jì)組合邏輯的3‐8譯碼器設(shè)計(jì)程序如下，補(bǔ)全程序。

8-3編碼器的真值表如下表所示，完成整個(gè)程序的編寫。

利用verilog語言設(shè)計(jì)一個(gè)1/2分頻器。