問(wèn)答題設(shè)計(jì)一個(gè)數(shù)據(jù)選擇器程序。
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3.問(wèn)答題設(shè)計(jì)一個(gè)寄存器程序。
5.問(wèn)答題設(shè)計(jì)一款全加器（輸出輸入端自由命名）。
最新試題
半加器的程序如下，補(bǔ)全程序。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)異步清零D觸發(fā)器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)4位計(jì)數(shù)器。
題型：?jiǎn)柎痤}
編寫(xiě)一個(gè)帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號(hào)如下圖所示。
題型：?jiǎn)柎痤}
使用Verilog語(yǔ)言設(shè)計(jì)一個(gè)脈沖發(fā)生器。
題型：?jiǎn)柎痤}
利用Verilog語(yǔ)言設(shè)計(jì)一位半加法器。輸入信號(hào)：被加數(shù)a；加數(shù)b；輸出信號(hào)：和數(shù)sum；進(jìn)位count。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)3‐8譯碼器。
題型：?jiǎn)柎痤}
四位全加器程序如下，補(bǔ)全程序。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)有清零、使能、裝載功能的四位十進(jìn)制減1計(jì)數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級(jí)為清零>裝載>使能。
題型：?jiǎn)柎痤}
觸發(fā)器設(shè)計(jì)程序如下，補(bǔ)全程序。
題型：?jiǎn)柎痤}