您可能感興趣的試卷
你可能感興趣的試題
A.可作電壓跟隨器使用
B.可用于多級電路中做緩沖器，進(jìn)行阻抗變換
C.良好的參數(shù)特性使其非常適合用于單級電壓放大
D.良好的參數(shù)特性使其非常適合用于單級電流放大
A.穩(wěn)定靜態(tài)工作點(diǎn)
B.控制器件輸入信號vgs的大小，避免因vi過大產(chǎn)生非線性失真
C.降低電壓增益
D.提高輸入輸出電阻
A.對電壓信號有極好的放大作用
B.對電流信號有極好的放大作用
C.有較高的輸入輸出電阻
D.可用作電流跟隨器
最新試題
已知某N溝道增強(qiáng)型MOS場效應(yīng)管的。下表給出了四種狀態(tài)下和的值，那么各狀態(tài)下器件的工作狀態(tài)為（）。
可以通過新增以下哪些類型文件添加ChipScope調(diào)試IP核？（）
?TTL或非門組成的邏輯電路如圖所示，當(dāng)輸入為以下哪種狀態(tài)時(shí)會出現(xiàn)冒險(xiǎn)現(xiàn)象？（）
?CD放大器的性能特征有（）。?
?MOSFET源極漏極間的長度L越大，溝道長度調(diào)制效應(yīng)越明顯。???
?在使用verilog描述一個二選一的數(shù)據(jù)選擇器時(shí)，使用一條語句來進(jìn)行描述assign out1=（sel &b）∣（~sel &a），這條語句對應(yīng)的是（）。
現(xiàn)在定義了一個1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a，b為兩個加數(shù)，ci為來自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時(shí)定義頂層模塊中的端口信號和中間變量的定義：下面通過層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是（）。
?verilog語法中，間隔符號主要包括（）。
在對數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號無效，計(jì)時(shí)使能信號有效的情況下，仿真需運(yùn)行多長時(shí)間？（）
?10進(jìn)制計(jì)數(shù)器模塊在數(shù)字鐘系統(tǒng)中可作為以下哪些模塊的子模塊？（）