問答題specparam語句和parameter語句在參數(shù)說明方面不同之處是什么.
您可能感興趣的試卷
你可能感興趣的試題
2.單項選擇題在verilog語言中整型數(shù)據(jù)與（）位寄存器數(shù)據(jù)在實際意義上是相同的。
A.8
B.16
C.32
D.64
3.單項選擇題在verilog語言中，a=4b’1011，那么&a=（）
A.4b’1011
B.4b’1111
C.1b’1
D.1b’0
4.多項選擇題根據(jù)調(diào)用子模塊的不同抽象級別，模塊的結(jié)構(gòu)描述可以分為（）
A.模塊級
B.門級
C.開關(guān)級
D.寄存器級
5.單項選擇題已知“a=1b’1；b=3b’001；”那么{a，b}＝（）
A.4b’0011
B.3b’001
C.4b’1001
D.3b’101
最新試題
設(shè)計一個3‐8譯碼器。
題型：問答題
利用賦值語句設(shè)計組合邏輯的3‐8譯碼器設(shè)計程序如下，補(bǔ)全程序。
題型：問答題
用Veriog描述帶清零端的4位寄存器。
題型：問答題
設(shè)計一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計數(shù)器，時鐘clk上升沿有效），復(fù)位信號clr，置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。
題型：問答題
設(shè)計一個4位計數(shù)器。
題型：問答題
設(shè)計一個同步清零D觸發(fā)器。
題型：問答題
補(bǔ)充完整下面D觸發(fā)器的程序代碼。
題型：問答題
利用verilog語言設(shè)計一個1/2分頻器。
題型：問答題
四位全加器程序如下，補(bǔ)全程序。
題型：問答題
利用Verilog代碼設(shè)計4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進(jìn)位cin.輸出信號：和數(shù)s[3：0]；進(jìn)位co。
題型：問答題