A.9moon
B.State0
C.Not_Ack_0
D.signall
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子系統(tǒng)設計優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化（）。
①流水線設計
②資源共享
③邏輯優(yōu)化
④串行化
⑤寄存器配平
⑥關鍵路徑法
A.①③⑤
B.②③④
C.②⑤⑥
D.①④⑥
基于EDA軟件的FPGA/CPLD設計流程為：原理圖/HDL文本輸入→綜合→_____→_____→適配→編程下載→硬件測試。正確的是（）。
①功能仿真
②時序仿真
③邏輯綜合
④配置
⑤分配管腳
A.③①
B.①⑤
C.④⑤
D.④②
A.FPGA全稱為復雜可編程邏輯器件；
B.FPGA是基于乘積項結構的可編程邏輯器件；
C.基于SRAM的FPGA器件，在每次上電后必須進行一次配置；
D.在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結構。
最新試題
設計一奇偶校驗位生成電路，輸入八位總線信號bus，輸出及校驗位odd，偶校驗位even。
設計一個8‐3編碼器。
設計一個8位計數(shù)器。
利用賦值語句設計組合邏輯的3‐8譯碼器設計程序如下，補全程序。
如下圖，并根據(jù)時間狀態(tài)圖把程序補充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。
編寫一個帶預置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。
設計一個順序脈沖。
利用Verilog代碼設計4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進位cin.輸出信號：和數(shù)s[3：0]；進位co。
使用case語句實現(xiàn)四選一多路選擇器。
設計一個帶使能的3-8譯碼器，使能信號en為高電平時真值表如下。