A.過(guò)程語(yǔ)句
B.assign語(yǔ)句
C.元件例化語(yǔ)句
D.case語(yǔ)句
您可能感興趣的試卷
你可能感興趣的試題
A.9moon
B.State0
C.Not_Ack_0
D.signall
子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化（）。
①流水線設(shè)計(jì)
②資源共享
③邏輯優(yōu)化
④串行化
⑤寄存器配平
⑥關(guān)鍵路徑法
A.①③⑤
B.②③④
C.②⑤⑥
D.①④⑥
基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入→綜合→_____→_____→適配→編程下載→硬件測(cè)試。正確的是（）。
①功能仿真
②時(shí)序仿真
③邏輯綜合
④配置
⑤分配管腳
A.③①
B.①⑤
C.④⑤
D.④②
A.FPGA全稱為復(fù)雜可編程邏輯器件；
B.FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；
C.基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；
D.在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。
最新試題
設(shè)計(jì)一奇偶校驗(yàn)位生成電路，輸入八位總線信號(hào)bus，輸出及校驗(yàn)位odd，偶校驗(yàn)位even。
設(shè)計(jì)一個(gè)D觸發(fā)器。
利用Verilog代碼設(shè)計(jì)4位全加器。輸入信號(hào)：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進(jìn)位cin.輸出信號(hào)：和數(shù)s[3：0]；進(jìn)位co。
利用Verilog語(yǔ)言設(shè)計(jì)一位半加法器。輸入信號(hào)：被加數(shù)a；加數(shù)b；輸出信號(hào)：和數(shù)sum；進(jìn)位count。
四位全加器程序如下，補(bǔ)全程序。
同步D觸發(fā)器的程序如下，補(bǔ)全程序。
觸發(fā)器設(shè)計(jì)程序如下，補(bǔ)全程序。
請(qǐng)根據(jù)所學(xué)知識(shí)，用verilog-HDL硬件描述語(yǔ)言設(shè)計(jì)一個(gè)8-3線編碼器，真值表如下圖。其中：輸入8個(gè)互斥的信號(hào)，輸出3位二進(jìn)制代碼。
設(shè)計(jì)一個(gè)4位計(jì)數(shù)器。
利用賦值語(yǔ)句設(shè)計(jì)組合邏輯的3‐8譯碼器設(shè)計(jì)程序如下，補(bǔ)全程序。