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A.過程語句
B.assign語句
C.元件例化語句
D.case語句
A.9moon
B.State0
C.Not_Ack_0
D.signall
子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化（）。
①流水線設(shè)計(jì)
②資源共享
③邏輯優(yōu)化
④串行化
⑤寄存器配平
⑥關(guān)鍵路徑法
A.①③⑤
B.②③④
C.②⑤⑥
D.①④⑥
基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入→綜合→_____→_____→適配→編程下載→硬件測試。正確的是（）。
①功能仿真
②時序仿真
③邏輯綜合
④配置
⑤分配管腳
A.③①
B.①⑤
C.④⑤
D.④②
A.FPGA全稱為復(fù)雜可編程邏輯器件；
B.FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；
C.基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；
D.在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。
最新試題
設(shè)計(jì)一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計(jì)數(shù)器，時鐘clk上升沿有效），復(fù)位信號clr，置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。
如下圖，并根據(jù)時間狀態(tài)圖把程序補(bǔ)充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。
利用Verilog語言設(shè)計(jì)一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進(jìn)位count。
設(shè)計(jì)一個異步清零D觸發(fā)器。
設(shè)計(jì)一個帶復(fù)位端且對輸入時鐘clk進(jìn)行二分頻模塊，設(shè)計(jì)要求：復(fù)位信號為同步、高電平有效，時鐘的下降沿觸發(fā)。
下面是一個三態(tài)門的程序，其中使能端為en，低電平時，三態(tài)門屬于高阻狀態(tài)。請把缺少的部分補(bǔ)充完整。
同步D觸發(fā)器的程序如下，補(bǔ)全程序。
使用case語句實(shí)現(xiàn)四選一多路選擇器。
設(shè)計(jì)一個8位計(jì)數(shù)器。
設(shè)計(jì)一個D觸發(fā)器。