使用case語句實現(xiàn)四選一多路選擇器。

8-3編碼器的真值表如下表所示，完成整個程序的編寫。

下面是一個三態(tài)門的程序，其中使能端為en，低電平時，三態(tài)門屬于高阻狀態(tài)。請把缺少的部分補充完整。

設計一帶異步復位端、異步置數(shù)段（低電平有效）的四位加法計數(shù)器，時鐘clk上升沿有效），復位信號clr，置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。

四位全加器程序如下，補全程序。

編寫一個2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。

利用verilog語言設計一個1/2分頻器。

如下圖，并根據(jù)時間狀態(tài)圖把程序補充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。

同步D觸發(fā)器的程序如下，補全程序。

觸發(fā)器設計程序如下，補全程序。