利用verilog語言設(shè)計一個1/2分頻器。

設(shè)計一個帶使能的3-8譯碼器，使能信號en為高電平時真值表如下。

補充完整下面D觸發(fā)器的程序代碼。

使用case語句實現(xiàn)四選一多路選擇器。

請根據(jù)所學(xué)知識，用verilog-HDL硬件描述語言設(shè)計一個8-3線編碼器，真值表如下圖。其中：輸入8個互斥的信號，輸出3位二進制代碼。

設(shè)計一個四位全加器。

設(shè)計一個同步清零D觸發(fā)器。

下面是一個三態(tài)門的程序，其中使能端為en，低電平時，三態(tài)門屬于高阻狀態(tài)。請把缺少的部分補充完整。

編寫一個帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。

使用verilog設(shè)計一個七段數(shù)碼管譯碼器。