A.一段式寄存器輸出，易產(chǎn)生毛刺，不利于時(shí)序約束；
B.二段式組合邏輯輸出，不產(chǎn)生毛刺，有利于時(shí)序約束；
C.三段式寄存器輸出，不產(chǎn)生毛刺，有利于時(shí)序約束；
D.所有描述風(fēng)格都是寄存器輸出，易產(chǎn)生毛刺，有利于時(shí)序約束。
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A.流水線
B.樹(shù)型結(jié)構(gòu)
C.遲置信號(hào)后移
D.資源共享
下列代碼描述中，不能產(chǎn)生時(shí)序邏輯的（）
A.A
B.B
C.C
下列描述中采用時(shí)鐘正沿觸發(fā)且reset異步下降沿復(fù)位的代碼描述是（）
A.A
B.B
C.C
D.D
A、integer cou [7:0] ;
B、reg bool [16:0] ;
C、integer mat [4:0][0:127] ;
D、reg [8*8:1] carray_value;
A.reg類(lèi)型
B.net類(lèi)型
C.reg或net類(lèi)型
D.整數(shù)類(lèi)型
最新試題
設(shè)計(jì)一個(gè)順序脈沖。
使用case語(yǔ)句實(shí)現(xiàn)四選一多路選擇器。
編寫(xiě)一個(gè)4位的全加器。（輸入兩個(gè)加數(shù)a、b；和sum；進(jìn)位輸入cin；進(jìn)位輸出cout）。
設(shè)計(jì)一個(gè)4位計(jì)數(shù)器。
同步D觸發(fā)器的程序如下，補(bǔ)全程序。
如下圖，并根據(jù)時(shí)間狀態(tài)圖把程序補(bǔ)充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。
利用賦值語(yǔ)句設(shè)計(jì)組合邏輯的3‐8譯碼器設(shè)計(jì)程序如下，補(bǔ)全程序。
設(shè)計(jì)一個(gè)帶復(fù)位端且對(duì)輸入時(shí)鐘clk進(jìn)行二分頻模塊，設(shè)計(jì)要求：復(fù)位信號(hào)為同步、高電平有效，時(shí)鐘的下降沿觸發(fā)。
設(shè)計(jì)一個(gè)D觸發(fā)器。
設(shè)計(jì)一個(gè)8位計(jì)數(shù)器。