設(shè)計一個觸發(fā)器。

設(shè)計一個同步清零D觸發(fā)器。

設(shè)計一個四位全加器。

設(shè)計一個8‐3編碼器。

利用verilog語言設(shè)計一個1/2分頻器。

編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進(jìn)位輸入cin；進(jìn)位輸出cout）。

請根據(jù)所學(xué)知識，用verilog-HDL硬件描述語言設(shè)計一個8-3線編碼器，真值表如下圖。其中：輸入8個互斥的信號，輸出3位二進(jìn)制代碼。

設(shè)計一個3‐8譯碼器。

數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。

同步D觸發(fā)器的程序如下，補(bǔ)全程序。