單項(xiàng)選擇題要使JK觸發(fā)器的輸出Q從1變成0，它的輸入信號(hào)JK應(yīng)為（）；
A.00
B.01
C.10
D.無法確定
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1.單項(xiàng)選擇題基本置RS觸發(fā)器的輸入直接控制其輸出狀態(tài)，所以它不能被稱為（）觸發(fā)器。
A.直接置1、清0
B.直接置位、復(fù)位
C.同步
D.異步
2.單項(xiàng)選擇題同步RS觸發(fā)器的兩個(gè)輸入信號(hào)RS為00，要使它的輸出從0變成1，它的RS應(yīng)為（）。
A.00
B.01
C.l0
D.11
3.單項(xiàng)選擇題某邏輯電路由一個(gè)功能塊電路組成．整體電路的邏輯功能與這個(gè)功能塊原來的邏輯功能（）。
A.一定相同
B.一定不同
C.不一定相同
D.無法確定
4.單項(xiàng)選擇題功能塊電路內(nèi)部一般是由（）組成。
A.單片MSI
B.多片MSI
C.各種門電路
D.無法確定
5.單項(xiàng)選擇題與4位串行進(jìn)位加法器比較，使用超前進(jìn)位全加器的目的是（）。
A.完成自動(dòng)加法進(jìn)位
B.完成4位加法
C.提高運(yùn)算速度
D.完成4位串行加法
最新試題
具有“有1出0、全0出1”功能的邏輯門是（）
題型：?jiǎn)雾?xiàng)選擇題
以下代碼中為無權(quán)碼的為（）。
題型：?jiǎn)雾?xiàng)選擇題
一個(gè)兩輸入端的門電路，當(dāng)輸入為10時(shí)，輸出不是1的門電路為（）
題型：?jiǎn)雾?xiàng)選擇題
一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體？是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體？簡(jiǎn)述它們的作用。
題型：?jiǎn)柎痤}
小容量RAM內(nèi)部存儲(chǔ)矩陣的字?jǐn)?shù)與外部地址線數(shù)n的關(guān)系一般為（）
題型：?jiǎn)雾?xiàng)選擇題
TTL與非門輸出低電平的參數(shù)規(guī)范值是（）
題型：?jiǎn)雾?xiàng)選擇題
7系列EPROM存儲(chǔ)的數(shù)據(jù)是（）可擦除的。
題型：?jiǎn)雾?xiàng)選擇題
用1M×4的DRAM芯片通過（）擴(kuò)展可以獲得4M×8的存儲(chǔ)器。
題型：?jiǎn)雾?xiàng)選擇題
以下哪個(gè)編碼不能是二－十進(jìn)制譯碼器的輸入編碼（）
題型：?jiǎn)雾?xiàng)選擇題
（）在計(jì)算機(jī)系統(tǒng)中得到了廣泛的應(yīng)用，其中一個(gè)重要用途是構(gòu)成數(shù)據(jù)總線。
題型：?jiǎn)雾?xiàng)選擇題