A.可重觸發(fā)單穩(wěn)
B.單觸發(fā)單穩(wěn)
C.施密特觸發(fā)器
D.555定時(shí)器
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A.提高VCC
B.降低VCC：
C.增大CX，
D.減小RX
A.0.7RxCx
B.RxCx
C.1.1RxCx
D.2.2RxCx
A.0.7RxCx
B.RxCx
C.1.1RxCx
D.2.2RxCx
A.≤2KΩ
B.≥2KΩ
C.≤700Ω
D.≥700Ω
A.施密特觸發(fā)器
B.單穩(wěn)態(tài)觸發(fā)器
C.多諧振蕩器
D.集成定時(shí)器
最新試題
（）在計(jì)算機(jī)系統(tǒng)中得到了廣泛的應(yīng)用，其中一個(gè)重要用途是構(gòu)成數(shù)據(jù)總線。
試提出數(shù)字頻率計(jì)的三種設(shè)計(jì)方案，比較各種方案的特點(diǎn)。如果用HDPLD來實(shí)現(xiàn)，設(shè)計(jì)方案是最佳嗎？簡(jiǎn)述理由。
TTL與非門輸入短路電流IIS的參數(shù)規(guī)范值是（）。
如要將一個(gè)最大幅度為5.1V的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，要求輸入每變化20mV，輸出信號(hào)的最低位（LSB）發(fā)生變化，應(yīng)選用（）位ADC。
與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點(diǎn)是消除了（）對(duì)轉(zhuǎn)換精度的影響。
以下哪個(gè)編碼不能是二－十進(jìn)制譯碼器的輸入編碼（）
10-4線優(yōu)先編碼器允許同時(shí)輸入（）路編碼信號(hào)。
簡(jiǎn)述用譯碼器或多路選擇器實(shí)現(xiàn)組合邏輯電路的不同之處。
TTL與非門輸出低電平的參數(shù)規(guī)范值是（）
判斷如下VHDL的操作是否正確，如不正確，請(qǐng)改正。字符a和b的數(shù)據(jù)類型是BIT，c是INTEGER，執(zhí)行c＜=a+b。