單項(xiàng)選擇題欲把一脈沖信號(hào)延遲8個(gè)TCP后愉出,宜采用()電路。

A.計(jì)數(shù)器
B.分頻器
C.移位寄存器
D.脈沖發(fā)生器


你可能感興趣的試題

1.單項(xiàng)選擇題用集成計(jì)數(shù)器設(shè)計(jì)n進(jìn)制計(jì)數(shù)器時(shí),不宜采用()方法。

A.置最小數(shù)
B.反饋復(fù)位
C.反饋預(yù)置
D.時(shí)鐘禁止

2.單項(xiàng)選擇題欲把36kHz的脈沖信號(hào)變?yōu)?Hz的脈沖信號(hào),若采用十進(jìn)制集成計(jì)數(shù)器,則各級(jí)的分頻系數(shù)為()。

A.(3,6,10,10,10)
B.(4,9,10,10,10)
C.(3,12,10,10,10)
D.(6,3,10,10,10)

3.單項(xiàng)選擇題每經(jīng)十個(gè)CP脈沖狀態(tài)循環(huán)一次的計(jì)數(shù)電路,知其有效狀態(tài)中的最大數(shù)為1100,則欠妥的描述是()。

A.模10計(jì)數(shù)器
B.計(jì)數(shù)容量為10
C.十進(jìn)制計(jì)數(shù)器
D.十二進(jìn)制計(jì)數(shù)器

4.單項(xiàng)選擇題時(shí)序電路的邏輯功能不能單由()來(lái)描述。

A.時(shí)鐘方程
B.狀態(tài)方程
C.狀態(tài)轉(zhuǎn)換表
D.狀態(tài)轉(zhuǎn)換圖

5.單項(xiàng)選擇題從電路結(jié)構(gòu)上看,時(shí)序電路必須含有()。

A.門(mén)電路
B.存儲(chǔ)電路
C.RC電路
D.澤碼電路

最新試題

以下哪個(gè)編碼不能是二-十進(jìn)制譯碼器的輸入編碼()

題型:?jiǎn)雾?xiàng)選擇題

TTL與非門(mén)輸出高電平的參數(shù)規(guī)范值是()

題型:?jiǎn)雾?xiàng)選擇題

兩個(gè)與非門(mén)構(gòu)成的基本RS觸發(fā)器,當(dāng)Q=1、Q=0時(shí),兩個(gè)輸入信號(hào)R=1和S=1。觸發(fā)器的輸出Q會(huì)()。

題型:?jiǎn)雾?xiàng)選擇題

采用浮柵技術(shù)的EPROM中存儲(chǔ)的數(shù)據(jù)是()可擦除的。

題型:?jiǎn)雾?xiàng)選擇題

TTL與非門(mén)輸出低電平的參數(shù)規(guī)范值是()

題型:?jiǎn)雾?xiàng)選擇題

與倒T形電阻網(wǎng)絡(luò)DAC相比,權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點(diǎn)是消除了()對(duì)轉(zhuǎn)換精度的影響。

題型:?jiǎn)雾?xiàng)選擇題

要使JK觸發(fā)器的輸出Q從1就成0,它的輸入信號(hào)JK就為()。

題型:?jiǎn)雾?xiàng)選擇題

用1M×4的DRAM芯片通過(guò)()擴(kuò)展可以獲得4M×8的存儲(chǔ)器。

題型:?jiǎn)雾?xiàng)選擇題

小容量RAM內(nèi)部存儲(chǔ)矩陣的字?jǐn)?shù)與外部地址線數(shù)n的關(guān)系一般為()

題型:?jiǎn)雾?xiàng)選擇題

試提出數(shù)字頻率計(jì)的三種設(shè)計(jì)方案,比較各種方案的特點(diǎn)。如果用HDPLD來(lái)實(shí)現(xiàn),設(shè)計(jì)方案是最佳嗎?簡(jiǎn)述理由。

題型:?jiǎn)柎痤}