單項(xiàng)選擇題如要將一個(gè)最大幅度為9.99V的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，要求ADC的分辨率小于10mV，最少應(yīng)選用（）位ADC。

A.6
B.8
C.10
D.12


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2.單項(xiàng)選擇題集成D／A轉(zhuǎn)換器不可以用來(lái)構(gòu)成（）。

D.加法器
B.程控放大器
C.數(shù)—模轉(zhuǎn)換
D.波形發(fā)生電路

3.單項(xiàng)選擇題與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D／A轉(zhuǎn)換器的要優(yōu)點(diǎn)是消除了（）對(duì)轉(zhuǎn)換精度的影響。

A.網(wǎng)絡(luò)電阻精度
B.模擬開(kāi)關(guān)導(dǎo)通電阻
C.電流建立時(shí)間
D.加法器

4.單項(xiàng)選擇題把數(shù)字量轉(zhuǎn)換成為相應(yīng)模擬量的過(guò)程稱（）。

A.數(shù)—模轉(zhuǎn)換
B.DAC
C.D／A轉(zhuǎn)換器
D.ADC

5.單項(xiàng)選擇題把模擬量轉(zhuǎn)換成為相應(yīng)數(shù)字量的轉(zhuǎn)換器件稱為（）。

A.數(shù)—模轉(zhuǎn)換器
B.DAC
C.D／A轉(zhuǎn)換器
D.ADC

6.單項(xiàng)選擇題要對(duì)—用戶電路板上的3片在系統(tǒng)可編程芯片編程，你認(rèn)為最好的方法是（）。

A.在專用編程器上逐片編程
B.在專用編程器L同時(shí)編程
C.通過(guò)編程線對(duì)板上的HDPLD逐片編程
D.通過(guò)編程線對(duì)板上的所有HDPLD—次編程

7.單項(xiàng)選擇題高密度可編程邏輯器件中具有硬件加密功能的器件是（）。

A.HDPLD和FPGA
B.GAL
C.HDPLD
D.FPGA

8.單項(xiàng)選擇題FPGA比較適合用在以（）的數(shù)字系統(tǒng)。

A.復(fù)雜
B.控制為主
C.時(shí)序?yàn)橹?
D.較簡(jiǎn)單

9.單項(xiàng)選擇題HDPLD比較適合用在以（）的數(shù)字系統(tǒng)。

A.復(fù)雜
B.控制為主
C.時(shí)序?yàn)橹?
D.較簡(jiǎn)單

10.單項(xiàng)選擇題以下可編程邏輯器件中，集成密度最高的是（）。

A.PAL
B.GAL
C.HDPLD
D.FPGA

最新試題

如果把D觸發(fā)器的輸出Q反饋連接到輸入D，則輸出Q的脈沖波形的頻率為CP脈沖頻率f的（）。

題型：?jiǎn)雾?xiàng)選擇題

如要將一個(gè)最大幅度為5.1V的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，要求輸入每變化20mV，輸出信號(hào)的最低位（LSB）發(fā)生變化，應(yīng)選用（）位ADC。

題型：?jiǎn)雾?xiàng)選擇題

一個(gè)兩輸入端的門電路，當(dāng)輸入為10時(shí)，輸出不是1的門電路為（）

題型：?jiǎn)雾?xiàng)選擇題

試提出數(shù)字頻率計(jì)的三種設(shè)計(jì)方案，比較各種方案的特點(diǎn)。如果用HDPLD來(lái)實(shí)現(xiàn)，設(shè)計(jì)方案是最佳嗎？簡(jiǎn)述理由。

題型：?jiǎn)柎痤}

（）在計(jì)算機(jī)系統(tǒng)中得到了廣泛的應(yīng)用，其中一個(gè)重要用途是構(gòu)成數(shù)據(jù)總線。

題型：?jiǎn)雾?xiàng)選擇題

一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體？是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體？簡(jiǎn)述它們的作用。

題型：?jiǎn)柎痤}

ROM可以用來(lái)存儲(chǔ)程序、表格和大量固定數(shù)據(jù)，但它不可以用來(lái)實(shí)現(xiàn)（）。

題型：?jiǎn)雾?xiàng)選擇題

TTL與非門閾值電壓UT的典型值是（）

題型：?jiǎn)雾?xiàng)選擇題

用原碼輸出的譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)，需要增加若干個(gè)（）。

題型：?jiǎn)雾?xiàng)選擇題

27系列EPROM存儲(chǔ)的數(shù)據(jù)是（）可擦除的。

題型：?jiǎn)雾?xiàng)選擇題