一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個插孔在內(nèi)部是連通在一起的。

?verilog語法中，間隔符號主要包括（）。

在對數(shù)字鐘計(jì)時、校時模塊進(jìn)行仿真時，設(shè)秒信號的周期為10ns，若要觀察24時制計(jì)數(shù)是否正確，那么在復(fù)位信號無效，計(jì)時使能信號有效的情況下，仿真需運(yùn)行多長時間？（）

CG放大器因其輸入電阻過小，因此沒什么用處。

?CS放大器中引入源極電阻RS，其作用有（）。?

?在使用verilog描述一個二選一的數(shù)據(jù)選擇器時，使用一條語句來進(jìn)行描述assign out1=（sel &b）∣（~sel &a），這條語句對應(yīng)的是（）。

?電路如圖所示，如果電容C2開路，則MOSFET的漏極直流電壓將會（），漏極交流電壓將會（），增益將會（）。

?10進(jìn)制計(jì)數(shù)器模塊在數(shù)字鐘系統(tǒng)中可作為以下哪些模塊的子模塊？（）

?在verilogHDL的數(shù)字表達(dá)方式用，和十進(jìn)制數(shù)127表示的數(shù)字相同的表達(dá)方式有（）。

?已知Nexys4開發(fā)板外部時鐘信號頻率為100MHz，數(shù)字鐘用來產(chǎn)生秒信號的時鐘信號頻率為1Hz，若采用計(jì)數(shù)器對100MHz的外部時鐘分頻得到1Hz的秒信號，請問該計(jì)數(shù)器至少需要多少位？（）