判斷題要使放大電路的輸出電流穩(wěn)定并使輸入電阻增大，則應(yīng)引入電流串聯(lián)負(fù)反饋。
您可能感興趣的試卷
你可能感興趣的試題
最新試題
?電路如圖所示，如果電容C2開路，則MOSFET的漏極直流電壓將會(huì)（），漏極交流電壓將會(huì)（），增益將會(huì)（）。
題型：?jiǎn)雾?xiàng)選擇題
可以通過新增以下哪些類型文件添加ChipScope調(diào)試IP核？（）
題型：多項(xiàng)選擇題
?數(shù)字頻率計(jì)采用4個(gè)數(shù)字的BCD碼計(jì)數(shù)器，若采樣時(shí)間0.01s，那么它能夠測(cè)量的最大頻率是多少？（）
題型：?jiǎn)雾?xiàng)選擇題
?verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有（）。
題型：多項(xiàng)選擇題
?5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為（）。
題型：?jiǎn)雾?xiàng)選擇題
以下哪個(gè)MOS放大器組態(tài)結(jié)構(gòu)最適合用在電壓信號(hào)處理系統(tǒng)的最后一級(jí)？?（）
題型：?jiǎn)雾?xiàng)選擇題
?TTL或非門組成的邏輯電路如圖所示，當(dāng)輸入為以下哪種狀態(tài)時(shí)會(huì)出現(xiàn)冒險(xiǎn)現(xiàn)象？（）
題型：?jiǎn)雾?xiàng)選擇題
CG放大器具有較（）的輸入電阻和較（）的輸出電阻。?
題型：?jiǎn)雾?xiàng)選擇題
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。
題型：?jiǎn)雾?xiàng)選擇題
?數(shù)字頻率計(jì)設(shè)計(jì)中的測(cè)頻計(jì)數(shù)模塊共有多少個(gè)狀態(tài)？（）
題型：?jiǎn)雾?xiàng)選擇題