電路圖5中，C1、C3和CE的容量足夠大，晶體管的β＝50，rbb’＝200Ω，VBEQ＝0.7V，RS＝2kΩ，RB1＝25kΩ，RB2＝5kΩ，RC＝5kΩ，RL＝5kΩ，RE1＝1.7kΩ，RE2＝300Ω，VCC＝12V。計算：
（1）電路的靜態(tài)工作點；
（2）電壓放大倍數(shù)AuS、輸入電阻Ri和輸出電阻RO。
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最新試題
?verilogHDL中已經(jīng)預先定義了的門級原型的符號有（）。
?數(shù)字頻率計設計中的測頻計數(shù)模塊共有多少個狀態(tài)？（）
現(xiàn)在定義了一個1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達式表示為{co，sub}=a+b+ci，其中a，b為兩個加數(shù)，ci為來自低位的進位，sum為和，co為向高位的進位，如果以此1位加法器構(gòu)建四位加法器，同時定義頂層模塊中的端口信號和中間變量的定義：下面通過層次調(diào)用的方式進行邏輯實現(xiàn)中的表達式正確的是（）。
?在使用verilog描述一個二選一的數(shù)據(jù)選擇器時，使用一條語句來進行描述assign out1=（sel &b）∣（~sel &a），這條語句對應的是（）。
?6位7段數(shù)碼管動態(tài)顯示模塊如圖，要求人眼看到所有數(shù)碼管同時顯示各自對應的數(shù)字，控制數(shù)碼管位選信號的動態(tài)掃描時鐘信號頻率約為多少？（）
?已知Nexys4開發(fā)板外部時鐘信號頻率為100MHz，數(shù)字鐘用來產(chǎn)生秒信號的時鐘信號頻率為1Hz，若采用計數(shù)器對100MHz的外部時鐘分頻得到1Hz的秒信號，請問該計數(shù)器至少需要多少位？（）
?電路如圖所示，如果電容C2開路，則MOSFET的漏極直流電壓將會（），漏極交流電壓將會（），增益將會（）。
用作電壓放大器時，CS放大器不合適的參數(shù)為（）。?
可以通過新增以下哪些類型文件添加ChipScope調(diào)試IP核？（）
I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號均通過電容耦合進行傳輸（注意圖中未畫出電容），要實現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?