?verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有（）。

?MOSFET源極漏極間的長(zhǎng)度L越大，溝道長(zhǎng)度調(diào)制效應(yīng)越明顯。???

?5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為（）。

?6位7段數(shù)碼管動(dòng)態(tài)顯示模塊如圖，要求人眼看到所有數(shù)碼管同時(shí)顯示各自對(duì)應(yīng)的數(shù)字，控制數(shù)碼管位選信號(hào)的動(dòng)態(tài)掃描時(shí)鐘信號(hào)頻率約為多少？（）

?某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過程中，該同學(xué)觀測(cè)到輸出端S0，S1端輸出電平分別為邏輯高電平，邏輯低電平。請(qǐng)問此刻電路輸入端D0，D1電平可能分別為（）。

現(xiàn)在定義了一個(gè)1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a，b為兩個(gè)加數(shù)，ci為來自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時(shí)定義頂層模塊中的端口信號(hào)和中間變量的定義：下面通過層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是（）。

?CD放大器的性能特征有（）。?

以下哪個(gè)MOS放大器組態(tài)結(jié)構(gòu)最適合用在電壓信號(hào)處理系統(tǒng)的最后一級(jí)？?（）

?CS、CG和CD三種組態(tài)中，最適合做電壓放大器的還是CS放大器。

一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個(gè)插孔在內(nèi)部是連通在一起的。