一個兩輸入端的門電路，當(dāng)輸入為10時，輸出不是1的門電路為（）

具有“有1出0、全0出1”功能的邏輯門是（）

以下哪個編碼不能是二－十進制譯碼器的輸入編碼（）

10-4線優(yōu)先編碼器允許同時輸入（）路編碼信號。

試提出數(shù)字頻率計的三種設(shè)計方案，比較各種方案的特點。如果用HDPLD來實現(xiàn)，設(shè)計方案是最佳嗎？簡述理由。

兩個與非門構(gòu)成的基本RS觸發(fā)器，當(dāng)Q=1、Q=0時，兩個輸入信號R=1和S=1。觸發(fā)器的輸出Q會（）。

與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點是消除了（）對轉(zhuǎn)換精度的影響。

以下代碼中為無權(quán)碼的為（）。

根據(jù)什么判斷簡單電路中的險象存在？

一個VHDL模塊是否必須有一個實體和一個結(jié)構(gòu)體？是否可以有多個實體和結(jié)構(gòu)體？簡述它們的作用。