由N溝道耗盡型場(chǎng)效應(yīng)管組成的電路如下圖所示。設(shè)UGSQ=-0.2V,Gm=1.2ms。試求:
(1)電路中的靜態(tài)工作點(diǎn)IDQ和UGSQ之值
(2)畫出微變等效電路圖
(3)電壓放大倍數(shù)Áu
(4)輸入電阻Ri和輸出電阻RO
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?CD放大器的性能特征有()。?
在對(duì)數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí),設(shè)秒信號(hào)的周期為10ns,若要觀察24時(shí)制計(jì)數(shù)是否正確,那么在復(fù)位信號(hào)無(wú)效,計(jì)時(shí)使能信號(hào)有效的情況下,仿真需運(yùn)行多長(zhǎng)時(shí)間?()
?MOSFET源極漏極間的長(zhǎng)度L越大,溝道長(zhǎng)度調(diào)制效應(yīng)越明顯。???
?verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有()。
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義,VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是()。
CG放大器因其輸入電阻過(guò)小,因此沒(méi)什么用處。
可以通過(guò)新增以下哪些類型文件添加ChipScope調(diào)試IP核?()
?某次電路實(shí)驗(yàn)中,一同學(xué)按如下電路圖連接電路,完成實(shí)驗(yàn)。其中D0,D1端為輸入端,S0與S1為輸出端。在實(shí)驗(yàn)過(guò)程中,該同學(xué)觀測(cè)到輸出端S0,S1端輸出電平分別為邏輯高電平,邏輯低電平。請(qǐng)問(wèn)此刻電路輸入端D0,D1電平可能分別為()。
?CG放大器的性能描述合理的是()。
在下圖中如果輸入輸出均有電容耦合,則將RG的阻值由10MΩ替換為1MΩ時(shí),柵極直流電壓將會(huì)(),漏極直流電流將會(huì)(),輸入電阻將會(huì)()。