I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號均通過電容耦合進行傳輸（注意圖中未畫出電容），要實現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?

當VGS=0時，能夠導通的MOS管為（）

?verilogHDL的基本結構中通常需要進行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結束方式是（）。

?verilogHDL中已經預先定義了的門級原型的符號有（）。

?CS、CG和CD三種組態(tài)中，最適合做電壓放大器的還是CS放大器。

CG放大器因其輸入電阻過小，因此沒什么用處。

?TTL或非門組成的邏輯電路如圖所示，當輸入為以下哪種狀態(tài)時會出現(xiàn)冒險現(xiàn)象？（）

現(xiàn)在定義了一個1位的加法器addbit（ci，a，b，co，sum），模塊的結果用表達式表示為{co，sub}=a+b+ci，其中a，b為兩個加數(shù)，ci為來自低位的進位，sum為和，co為向高位的進位，如果以此1位加法器構建四位加法器，同時定義頂層模塊中的端口信號和中間變量的定義：下面通過層次調用的方式進行邏輯實現(xiàn)中的表達式正確的是（）。

一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個插孔在內部是連通在一起的。

在對數(shù)字鐘計時、校時模塊進行仿真時，設秒信號的周期為10ns，若要觀察24時制計數(shù)是否正確，那么在復位信號無效，計時使能信號有效的情況下，仿真需運行多長時間？（）