在如圖所示的共基放大電路中,晶體管的β=50,rbb=50Ω,RB1=30Ω,Ucc=12V,Rc=3kΩ,RB2=15kΩ,RE=2kΩ,RL=3kΩ。
(1)計(jì)算放大器的直流工作點(diǎn)。
(2)求放大器的Au2、Ri和Ro。
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在對數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí),設(shè)秒信號(hào)的周期為10ns,若要觀察24時(shí)制計(jì)數(shù)是否正確,那么在復(fù)位信號(hào)無效,計(jì)時(shí)使能信號(hào)有效的情況下,仿真需運(yùn)行多長時(shí)間?()
?CD放大器的性能特征有()。?
?verilog語法中,間隔符號(hào)主要包括()。
?數(shù)字頻率計(jì)采用4個(gè)數(shù)字的BCD碼計(jì)數(shù)器,若采樣時(shí)間0.01s,那么它能夠測量的最大頻率是多少?()
用作電壓放大器時(shí),CS放大器不合適的參數(shù)為()。?
I=0.5mA,Vt=1.5V,k′n(W/L)=1mA/V2,VA足夠大。輸入輸出信號(hào)均通過電容耦合進(jìn)行傳輸(注意圖中未畫出電容),要實(shí)現(xiàn)增益為15倍的放大電路,則RD=()kΩ。?
?在verilogHDL的數(shù)字表達(dá)方式用,和十進(jìn)制數(shù)127表示的數(shù)字相同的表達(dá)方式有()。
?某次電路實(shí)驗(yàn)中,一同學(xué)按如下電路圖連接電路,完成實(shí)驗(yàn)。其中D0,D1端為輸入端,S0與S1為輸出端。在實(shí)驗(yàn)過程中,該同學(xué)觀測到輸出端S0,S1端輸出電平分別為邏輯高電平,邏輯低電平。請問此刻電路輸入端D0,D1電平可能分別為()。
?CG放大器的性能描述合理的是()。
?10進(jìn)制計(jì)數(shù)器模塊在數(shù)字鐘系統(tǒng)中可作為以下哪些模塊的子模塊?()