?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開(kāi)始和結(jié)束方式是（）。

用作電壓放大器時(shí)，CS放大器不合適的參數(shù)為（）。?

當(dāng)VGS=0時(shí)，能夠?qū)ǖ腗OS管為（）

?MOSFET源極漏極間的長(zhǎng)度L越大，溝道長(zhǎng)度調(diào)制效應(yīng)越明顯。???

?電路如圖所示，如果電容C2開(kāi)路，則MOSFET的漏極直流電壓將會(huì)（），漏極交流電壓將會(huì)（），增益將會(huì)（）。

?TTL或非門組成的邏輯電路如圖所示，當(dāng)輸入為以下哪種狀態(tài)時(shí)會(huì)出現(xiàn)冒險(xiǎn)現(xiàn)象？（）

?某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過(guò)程中，該同學(xué)觀測(cè)到輸出端S0，S1端輸出電平分別為邏輯高電平，邏輯低電平。請(qǐng)問(wèn)此刻電路輸入端D0，D1電平可能分別為（）。

?數(shù)字頻率計(jì)采用4個(gè)數(shù)字的BCD碼計(jì)數(shù)器，若采樣時(shí)間0.01s，那么它能夠測(cè)量的最大頻率是多少？（）

假設(shè)NEMOSFET已工作在飽和區(qū)，若uDS繼續(xù)增大時(shí)，溝道夾斷點(diǎn)向漏極移動(dòng)。

?若某放大器的輸入信號(hào)為電壓信號(hào)，輸出信號(hào)為電流信號(hào)，則以下描述正確的有（）。?