多項(xiàng)選擇題以下屬于版圖設(shè)計(jì)的驗(yàn)證科目有：（）。

A.DRC
B.LVS
C.時(shí)序驗(yàn)證
D.信號(hào)完全性


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1.多項(xiàng)選擇題以下時(shí)間因素中，會(huì)對(duì)電路最終的工作頻率產(chǎn)生影響的有：（）。

A.clock skew
B.組合電路的最大延遲
C.FF的Setup時(shí)間
D.FF的Hold時(shí)間

2.多項(xiàng)選擇題SOC設(shè)計(jì)采用基于IP分離的可測(cè)性設(shè)計(jì)，具體的實(shí)現(xiàn)手段有：（）。

A.Distributed BIST
B.Direct Access
C.Test Bus
D.Boundary Scan

3.多項(xiàng)選擇題在以下關(guān)于內(nèi)建自測(cè)試法的描述中，哪些是正確的（）。

A.由于內(nèi)嵌測(cè)試模式發(fā)生器，不需要額外生成測(cè)試模式
B.由于只輸出GO/NOGO，故障分析很困難
C.由于內(nèi)嵌測(cè)試輸出評(píng)估部，不需要高價(jià)測(cè)試設(shè)備，可降低成本
D.不可用于Burn-In測(cè)試

4.多項(xiàng)選擇題以下描述與可測(cè)性設(shè)計(jì)的設(shè)計(jì)制約相關(guān)，哪些是正確的（）。

A.禁止使用循環(huán)組合電路
B.FF的時(shí)鐘信號(hào)必須能夠從外部端口直接控制
C.FF的復(fù)位信號(hào)必須能夠從外部端口直接控制
D.掃描測(cè)試時(shí)，RAM和內(nèi)核需要分開進(jìn)行設(shè)計(jì)

5.多項(xiàng)選擇題以下關(guān)于可測(cè)性設(shè)計(jì)的描述中，哪些是正確的（）。

A.可測(cè)性設(shè)計(jì)就是在設(shè)計(jì)階段考慮測(cè)試因素，犧牲一部分芯片面積換得測(cè)試的容易化
B.可測(cè)性設(shè)計(jì)使用自動(dòng)生成工具（ATPG），易于生成故障覆蓋率高的測(cè)試模式
C.可測(cè)性設(shè)計(jì)由于增加了設(shè)計(jì)負(fù)荷，將一定導(dǎo)致芯片整體開發(fā)成本的增加
D.可觀察性與可控制性是衡量可測(cè)性設(shè)計(jì)的兩個(gè)尺度