現在定義了一個1位的加法器addbit（ci，a，b，co，sum），模塊的結果用表達式表示為{co，sub}=a+b+ci，其中a，b為兩個加數，ci為來自低位的進位，sum為和，co為向高位的進位，如果以此1位加法器構建四位加法器，同時定義頂層模塊中的端口信號和中間變量的定義：下面通過層次調用的方式進行邏輯實現中的表達式正確的是（）。

?TTL或非門組成的邏輯電路如圖所示，當輸入為以下哪種狀態(tài)時會出現冒險現象？（）

?已知Nexys4開發(fā)板外部時鐘信號頻率為100MHz，數字鐘用來產生秒信號的時鐘信號頻率為1Hz，若采用計數器對100MHz的外部時鐘分頻得到1Hz的秒信號，請問該計數器至少需要多少位？（）

假設NEMOSFET已工作在飽和區(qū)，若uDS繼續(xù)增大時，溝道夾斷點向漏極移動。

?在使用verilog描述一個二選一的數據選擇器時，使用一條語句來進行描述assign out1=（sel &b）∣（~sel &a），這條語句對應的是（）。

?10進制計數器模塊在數字鐘系統(tǒng)中可作為以下哪些模塊的子模塊？（）

?電路如圖所示，如果電容C2開路，則MOSFET的漏極直流電壓將會（），漏極交流電壓將會（），增益將會（）。

已知某N溝道增強型MOS場效應管的。下表給出了四種狀態(tài)下和的值，那么各狀態(tài)下器件的工作狀態(tài)為（）。

用作電壓放大器時，CS放大器不合適的參數為（）。?

?verilogHDL的基本結構中通常需要進行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結束方式是（）。