電路及晶體管的特性所示。
（1）作負(fù)載線，找出靜態(tài)工作點Q和放大器的動態(tài)范圍。若要獲得盡可能大的動態(tài)范圍，RB應(yīng)取多大的數(shù)值？
（2）電路其他參數(shù)不變，RC由2kΩ變?yōu)?.1kΩ，Q點移至何處？
（3）電路其他參數(shù)不變，RB由16kΩ變?yōu)?2kΩ，Q點移至何處？
（4）電路其他參數(shù)不變，VCC由9V減至6V，Q點移至何處？
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最新試題
I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號均通過電容耦合進行傳輸（注意圖中未畫出電容），要實現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?
?CD放大器的性能特征有（）。?
?10進制計數(shù)器模塊在數(shù)字鐘系統(tǒng)中可作為以下哪些模塊的子模塊？（）
?verilogHDL中已經(jīng)預(yù)先定義了的門級原型的符號有（）。
?在使用verilog描述一個二選一的數(shù)據(jù)選擇器時，使用一條語句來進行描述assign out1=（sel &b）∣（~sel &a），這條語句對應(yīng)的是（）。
當(dāng)VGS=0時，能夠?qū)ǖ腗OS管為（）
?已知Nexys4開發(fā)板外部時鐘信號頻率為100MHz，數(shù)字鐘用來產(chǎn)生秒信號的時鐘信號頻率為1Hz，若采用計數(shù)器對100MHz的外部時鐘分頻得到1Hz的秒信號，請問該計數(shù)器至少需要多少位？（）
在對數(shù)字鐘計時、校時模塊進行仿真時，設(shè)秒信號的周期為10ns，若要觀察24時制計數(shù)是否正確，那么在復(fù)位信號無效，計時使能信號有效的情況下，仿真需運行多長時間？（）
CG放大器具有較（）的輸入電阻和較（）的輸出電阻。?
?CG放大器的性能描述合理的是（）。