可以通過新增以下哪些類型文件添加ChipScope調(diào)試IP核？（）

在下圖中如果輸入輸出均有電容耦合，則將RG的阻值由10MΩ替換為1MΩ時(shí)，柵極直流電壓將會(huì)（），漏極直流電流將會(huì)（），輸入電阻將會(huì)（）。

?已知Nexys4開發(fā)板外部時(shí)鐘信號頻率為100MHz，數(shù)字鐘用來產(chǎn)生秒信號的時(shí)鐘信號頻率為1Hz，若采用計(jì)數(shù)器對100MHz的外部時(shí)鐘分頻得到1Hz的秒信號，請問該計(jì)數(shù)器至少需要多少位？（）

?在使用verilog描述一個(gè)二選一的數(shù)據(jù)選擇器時(shí)，使用一條語句來進(jìn)行描述assign out1=（sel &b）∣（~sel &a），這條語句對應(yīng)的是（）。

一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個(gè)插孔在內(nèi)部是連通在一起的。

?verilogHDL中已經(jīng)預(yù)先定義了的門級原型的符號有（）。

?MOSFET源極漏極間的長度L越大，溝道長度調(diào)制效應(yīng)越明顯。???

?CD放大器的性能特征有（）。?

?CG放大器的性能描述合理的是（）。

現(xiàn)在定義了一個(gè)1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a，b為兩個(gè)加數(shù)，ci為來自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時(shí)定義頂層模塊中的端口信號和中間變量的定義：下面通過層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是（）。