?在使用verilog描述一個(gè)二選一的數(shù)據(jù)選擇器時(shí)，使用一條語句來進(jìn)行描述assign out1=（sel &b）∣（~sel &a），這條語句對(duì)應(yīng)的是（）。

?TTL或非門組成的邏輯電路如圖所示，當(dāng)輸入為以下哪種狀態(tài)時(shí)會(huì)出現(xiàn)冒險(xiǎn)現(xiàn)象？（）

已知某N溝道增強(qiáng)型MOS場效應(yīng)管的。下表給出了四種狀態(tài)下和的值，那么各狀態(tài)下器件的工作狀態(tài)為（）。

在對(duì)數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號(hào)的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號(hào)無效，計(jì)時(shí)使能信號(hào)有效的情況下，仿真需運(yùn)行多長時(shí)間？（）

?CS、CG和CD三種組態(tài)中，最適合做電壓放大器的還是CS放大器。

以下哪個(gè)MOS放大器組態(tài)結(jié)構(gòu)最適合用在電壓信號(hào)處理系統(tǒng)的最后一級(jí)？?（）

CG放大器具有較（）的輸入電阻和較（）的輸出電阻。?

?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。

可以通過新增以下哪些類型文件添加ChipScope調(diào)試IP核？（）

?MOSFET源極漏極間的長度L越大，溝道長度調(diào)制效應(yīng)越明顯。???