?某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過程中，該同學(xué)觀測到輸出端S0，S1端輸出電平分別為邏輯高電平，邏輯低電平。請問此刻電路輸入端D0，D1電平可能分別為（）。

?CG放大器的性能描述合理的是（）。

?在使用verilog描述一個(gè)二選一的數(shù)據(jù)選擇器時(shí)，使用一條語句來進(jìn)行描述assign out1=（sel &b）∣（~sel &a），這條語句對應(yīng)的是（）。

在對數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號無效，計(jì)時(shí)使能信號有效的情況下，仿真需運(yùn)行多長時(shí)間？（）

?CS放大器中引入源極電阻RS，其作用有（）。?

?verilogHDL中已經(jīng)預(yù)先定義了的門級原型的符號有（）。

可以通過新增以下哪些類型文件添加ChipScope調(diào)試IP核？（）

一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個(gè)插孔在內(nèi)部是連通在一起的。

?verilog語法中，間隔符號主要包括（）。

?已知Nexys4開發(fā)板外部時(shí)鐘信號頻率為100MHz，數(shù)字鐘用來產(chǎn)生秒信號的時(shí)鐘信號頻率為1Hz，若采用計(jì)數(shù)器對100MHz的外部時(shí)鐘分頻得到1Hz的秒信號，請問該計(jì)數(shù)器至少需要多少位？（）