您可能感興趣的試卷
你可能感興趣的試題
穩(wěn)壓管穩(wěn)壓電路如圖所示,其中UZ1=6V,UZ2=7V,且具有理想特性。由此可知輸出電壓Uo為()
A.0
B.6V
C.1V
D.7V
A.單向?qū)щ娦?br/>B.頻率特性
C.非線性
D.結(jié)電容隨反偏電壓大小可變的特性
A.UD=0.2V
B.UD=0.5V
C.UD=0.7V
D.IS=0A
A.2.6kΩ
B.1.3kΩ
C.2.6Ω
D.條件不足,無(wú)法計(jì)算
A.一個(gè)理想開(kāi)關(guān)
B.一個(gè)恒壓源
C.一個(gè)動(dòng)態(tài)電阻
D.一條斜線
最新試題
CD放大器具有較()的輸入電阻和較()的輸出電阻。?????
假設(shè)NEMOSFET已工作在飽和區(qū),若uDS繼續(xù)增大時(shí),溝道夾斷點(diǎn)向漏極移動(dòng)。
?在verilogHDL的數(shù)字表達(dá)方式用,和十進(jìn)制數(shù)127表示的數(shù)字相同的表達(dá)方式有()。
?verilog語(yǔ)法中,間隔符號(hào)主要包括()。
?數(shù)字頻率計(jì)設(shè)計(jì)中的測(cè)頻計(jì)數(shù)模塊共有多少個(gè)狀態(tài)?()
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義,VerilogHDL的模塊范圍的定義的開(kāi)始和結(jié)束方式是()。
?CS放大器中引入源極電阻RS,其作用有()。?
當(dāng)VGS=0時(shí),能夠?qū)ǖ腗OS管為()
?5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為()。
I=0.5mA,Vt=1.5V,k′n(W/L)=1mA/V2,VA足夠大。輸入輸出信號(hào)均通過(guò)電容耦合進(jìn)行傳輸(注意圖中未畫(huà)出電容),要實(shí)現(xiàn)增益為15倍的放大電路,則RD=()kΩ。?