電路如圖所示。設(shè)UCC=UCE=15V,I=2mA,RC=5KΩ,uid=1.2sinωt(V)。
(1)試畫出u0當(dāng)波形,并標(biāo)出波形當(dāng)幅度。
(2)若RC變?yōu)?0kΩ,u0波形有何變化?為什么?
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?6位7段數(shù)碼管動(dòng)態(tài)顯示模塊如圖,要求人眼看到所有數(shù)碼管同時(shí)顯示各自對應(yīng)的數(shù)字,控制數(shù)碼管位選信號的動(dòng)態(tài)掃描時(shí)鐘信號頻率約為多少?()
?CG放大器的性能描述合理的是()。
以下哪個(gè)MOS放大器組態(tài)結(jié)構(gòu)最適合用在電壓信號處理系統(tǒng)的最后一級??()
?數(shù)字頻率計(jì)設(shè)計(jì)中的測頻計(jì)數(shù)模塊共有多少個(gè)狀態(tài)?()
當(dāng)VGS=0時(shí),能夠?qū)ǖ腗OS管為()
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義,VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是()。
?10進(jìn)制計(jì)數(shù)器模塊在數(shù)字鐘系統(tǒng)中可作為以下哪些模塊的子模塊?()
用作電壓放大器時(shí),CS放大器不合適的參數(shù)為()。?
假設(shè)NEMOSFET已工作在飽和區(qū),若uDS繼續(xù)增大時(shí),溝道夾斷點(diǎn)向漏極移動(dòng)。
?某次電路實(shí)驗(yàn)中,一同學(xué)按如下電路圖連接電路,完成實(shí)驗(yàn)。其中D0,D1端為輸入端,S0與S1為輸出端。在實(shí)驗(yàn)過程中,該同學(xué)觀測到輸出端S0,S1端輸出電平分別為邏輯高電平,邏輯低電平。請問此刻電路輸入端D0,D1電平可能分別為()。