設計一個四位全加器。

利用Verilog代碼設計4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進位cin.輸出信號：和數(shù)s[3：0]；進位co。

設計一奇偶校驗位生成電路，輸入八位總線信號bus，輸出及校驗位odd，偶校驗位even。

設計一個8位計數(shù)器。

觸發(fā)器設計程序如下，補全程序。

如下圖，并根據(jù)時間狀態(tài)圖把程序補充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。

設計一個3‐8譯碼器。

數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。

使用Verilog語言設計一個脈沖發(fā)生器。

用Veriog描述帶清零端的4位寄存器。